計算機構成法で取ったメモをあげておきます。ただし、これを使った結果に対しては一切責任を負わないので(つまり写し間違いが山ほどあるということ)

計算機構成法

講義の目的

冬学期に何を設計するか

6/12:休講

5/29:実例研究発表

第1回

アーキテクチャ

高速化へのインターフェース

コンピュータアーキテクチャの変遷

要するにムーアの法則

最近の話題

命令実行の基本形態:フォン・ノイマン型

命令によって、メモリに読み書きしたりレジスタシステムに読み書きしたり、分岐をしたりする。

これによりチューリングマシンとほぼ同等の計算能力をもつ。

データ形式

命令形式設計の指針(アーキテクチャの目的)

第2回

命令形式・命令種をどのように決めるか

命令設計の出発点

命令形式

命令オペランド数

命令形式設計

第3回

オペランドの指定

各命令の入力オペランド、出力オペランド

レジスタ

レジスタのアクセス方法

要点

どう設計するか

メモリ

メモリ(レジスタ)のアドレス付け

プログラムの作業領域

アドレッシングモードまとめ

分岐のためのオペランド

第4回

命令の種類設計

命令種の要点

第4回後半

CPUの実行

命令実行のフェーズ

命令実行の5フェーズ

データバス設計

データパスを構成するもの

第5回

データパス設計

CPUバス数の決定

CPUの制御

制御回路

ハードワイヤード制御

マイクロプログラム制御

水平マイクロプログラムの基本

マイクロプログラムの問題点

Branch Condition

suihei.PNG

Hardwired制御の技法

課題

第6回

ハードワイヤード制御

直交分解

水平マイクロプログラム

マイクロプログラムメモリの容量

水平マイクロプログラム方式の変形

垂直マイクロプログラム

ユニバーサルインタプリター

第6回後半 割り込み

割り込み機構の目的

割り込みの実現

命令実行と割り込みタイミング

  1. 完了
    • 割り込み要因発生時に実行している命令の完了した後、次命令実行が開始される前に割り込みが発生、再開は次の命令から
    • 外部割込み、システムコール
  2. 中止
    • 演算不能になった場合、再開はその命令をリトライする
    • ページフォールト、MMUトラップ、浮動小数点・整数例外、ブレークポイント、トレース
  3. 中断
    • 完全に中断してしまう
    • マシンチェック

同期と非同期

可変長命令と割り込み

割り込み優先度

割り込みシーケンス

割り込みへのアーキテクチャ支援

第7回

SuperH アーキテクチャ

データ形式

命令

レジスタ構造

メモリ構造

CELL/SPE

データ形式

命令フォーマット

レジスタ・メモリ構造

クロック・バス・パイプライン

MIPS

特徴

PPC

Itanium

IBM 360

i7

alpha

DSP

8085

Cray-1

VAX-11

ARM

第8回 計算機の高速化

CPUの高速化のスペクトル(1)

パイプラインアーキテクチャ

第9回

パイプラインアーキテクチャ

CPUのパイプライン設計

パイプライン設計のデータパス

パイプライン設計上の問題点

CPUのパイプライン実行方式

パイプラインの可変性と依存性・逆依存性

パイプラインハザードの分類

第10回

動的スケジューリング

動的命令列

動的スケジューリング

命令ウィンドウ内の条件分岐

制御ハザード

分岐予測

動的分岐予測方式

分岐予測表(BPT or BPB)

Branch Target Buffer

BTBの処理

更なる分岐予測制度の向上

第11回

動的分岐予測

集中制御方式

分散制御方式

スーパースカラ方式

実現方法(重要)

スコアボード方式

実行の手順
  1. 命令発行
    • WAWハザードの解消
  2. オペランド読み出し
    • RAWハザードの解消
  3. 実行
  4. 結果書き込み

スコアボード方式の特徴

トマスロのアルゴリズム

パイプラインと割り込み

ソフトウェアによる最適化

スーパースカラ方式

メモリの階層化

第12回

アクセスギャップの克服

メモリアクセスの局所性

メモリアクセスの局所性

時間的局所性

空間的局所性

一般的にはこれらが混在

局所性の利用方式

基本方式

キャッシュメモリ(IBMではバッファストレージ)

データアソシアティブ

ブロックの検索方式

LRU方式

書き込み時の動作

キャッシュメモリの性能

キャッシュの高速化

ミス率の減少

第13回

キャッシュの高速化

ミス時のペナルティの減少

ヒット時のアクセスの高速化

メインメモリの高速化

メインメモリ

SRAMの原理

DRAMの原理

バンクインターリープ

SDRAM

DDR

RDRAM(Rambus)

MMU(仮想記憶)

第14回

高速性の追求

Memory Wall Problem

Hazardによる性能低下の軽減

ネットワーク速度

コンピュータ速度

コンピュータの高速化

試験

xyx/計算機構成法 (last edited 2009-09-05 03:51:18 by xyx)